blog

Clock signaal toevoegen in VHDL

Posted on

Een clocksignaal voeg je toe in je testbench. [crayon lang=”VHDL”] ARCHITECTURE … OF … IS SIGNAL clock : std_ulogic := ‘0’; … BEGIN … clock <= not clock after 5ns; END …; [/crayon] Het signaal van de clock, op het moment dat deze gedeclareerd wordt, heeft standaarde de waarde U. Om dit te voorkomen wordt […]

0 Shares