Clock signaal toevoegen in VHDL

Een clocksignaal voeg je toe in je testbench.

[crayon lang=”VHDL”] ARCHITECTURE … OF … IS
SIGNAL clock : std_ulogic := ‘0’;
…
BEGIN
…
clock <= not clock after 5ns;
END …;
[/crayon]

Het signaal van de clock, op het moment dat deze gedeclareerd wordt, heeft standaarde de waarde U. Om dit te voorkomen wordt gelijk bij de declaratie van het clocksignaal een waarde (‘0’) opgegeven waarmee dit signaal beginnen moet.

Een simpel volgend statement op regel 5 (na ‘BEGIN’ statement) geeft aan dat de clock om de 10 nanoseconde van waarde toggled  (hij wordt dan geinverteerd).

Dat is het! Je hebt een clocksignaal!

Meer info:

• http://www.doulos.com/knowhow/vhdl_designers_guide/tips/clock_generation/ (Engels)