Bemonsteren (sampling) van een continue signaal
Als we een tijdcontinue signaal $$x_c(t)$$ hebben, dan in zijn discrete voorstelling $$x[n] = x_c(nT_s)$$, met $$n$$ een geheel getal en $$T_s=\frac{1}{f_s}$$ […]
Category: electronica
Convert integer to a vector in VHDL
[crayon lang=”VHDL”] library IEEE; use IEEE.std_logic_1164.all; use IEEE.STD_LOGIC_ARITH.all; use IEEE.numeric_std.all; use IEEE.STD_LOGIC_UNSIGNED.all; architecture structural of is (…) signal segm_vector: std_logic_vector(6 downto 0); […]
Clock signaal toevoegen in VHDL
Een clocksignaal voeg je toe in je testbench. [crayon lang=”VHDL”] ARCHITECTURE … OF … IS SIGNAL clock : std_ulogic := ‘0’; … […]
